Identifikační kód:RIV/00216305:26230/11:PU96210 Název v původním jazyce:Hardware Accelerated Functional Verification - Framework for FPGA-Accelerated Functional Verification Název česky: Druh:B - Odborná kniha Jazyk:eng - angličtina Obor:IN - Informatika Rok uplatnění:2011 Kód důvěrnosti:S - Úplné a pravdivé údaje nepodléhající ochraně podle zvláštních právních předpisů Počet tvůrců:1 Počet domácích tvůrců:1 Tvůrce:Šimková, Marcela
Údaje blíže specifikující výsledek
Popis v původním jazyce:Functional verification is a widespread technique to check whether a hardware system satisfies a given correctness specification. As the complexity of modern hardware systems rises rapidly, it is a challenging task to find appropriate techniques for acceleration of this process. This thesis introduces a design of a verification framework that exploits the field-programmable gate array (FPGA) technology for cycle-accurate acceleration of simulation-based verification, while retaining the possibility to run verification also in the user-friendly debugging environment of a simulator. The presented framework is written in SystemVerilog and complies with the principles of functional verification methodologies (OVM, UVM) as well as assertion-based verification, making its application range quite large. According to the experiments carried out on a prototype implementation, the achieved acceleration is proportional to the number of checked transactions and the complexity of the verified system. T Popis česky: Klíčová slova: Název periodka:Hardware Accelerated Functional Verification - Framework for FPGA-Accelerated Functional Verification Rozsah stran: ISSN: Svazek periodika: Číslo periodika v rámci uvedeného svazku: Stát vydavatele periodika: Počet stran výsledku:60 DOI:
Údaje o tomto záznamu o výsledku
Předkladatel:Vysoké učení technické v Brně / Fakulta informačních technologií (IČO: 216305) Dodavatel:MSM Rok sběru:2014 Systémové označení dodávky dat:RIV14-MSM-26230___/01:1 Kontrolní kód:[F9B8EE715FF3]
